JEDEC, 차세대 DDR5 DRAM 표준 규격 공개

반도체 표준규격을 책정하는 JEDEC이 차세대 DDR5의 표준 규격을 공개했다.

DDR5는 버스트 길이를 BL16으로, 메모리 뱅크 수를 32배로 각각 배증하여 고속화 시에도 채널 효율을 저하시키지 않고, 성능 향상을 도모할 수 있으며 2개의 40bit 서브 채널을 독립된 형태로 동일 모듈 상에 탑재하여 효율과 신뢰성을 향상시킨다.

DFE(Decision Feedback Equalization) 등의 새로운 기능도 갖추어 기존 DDR4에 비해 2배의 대역폭을 실현해 제품화 시점의 전송 속도는 DDR4 말기(3.2Gbps)의 1.5배에 해당하는 4.8Gbps가 될 것으로 예상되고 있다. 또, 1.2V에서 1.1V로 억제, Vddd에 의해 전력 효율이 개선되고, DIMM 상에 전압 레귤레이터 배치에 의해 전압 내성과 수율이 향상되며 온다이 ECC 기능이라고 하는 스케일링 기능 추가, MIPI 얼라이언스의 I3C 버스를 채용한 시스템 관리라는 개선이 포함되고 있다.

출처 - https://www.jedec.org/news/pressreleases/jedec-publishes-new-ddr5-standard-advancing-next-generation-high-performance